北京阿尔戴信息技术有限公司_ALDEC解决方案-相关应用介绍

FPGA设计（FPGA Design）

仿真和调试

针对FPGA设计功能的需求，Aldec推出的Active-HDL提供了包括SystemVerilog仿真，VHDL IEEE 1076-2008语言标准仿真，SystemC混合仿真，以及测试平台生成的功能和解决方案。

归档HTML/PDF

Active-HDL™ 提供了内建的文档管理工具，允许客户以HTML或者PDF格式创建自己工作区域或设计的文本的和图形的表述。

工程管理

ActiveHDL提供了自动化的经典FPGA设计流程处理工具——FPGA工程管理器，其界面可链接第三方工具，提供了FPGA设计师一个可以贯穿整个FPGA设计流程的设计平台，使设计、仿真、综合和物理实现都集成在一个通用的开发环境中

图像/文字设计输入

Active-HDL™ 提供了多种便捷的设计输入方式，包括原理图/方框图编辑器，状态机编辑器，HDL代码编辑器，代码到图形转换器等输入方式。

FPGA厂商支持

Active-HDL™ 是目前业内最通用、最完整的FPGA设计验证开发平台，为用户提供了超过120种的EDA软件接口；广泛而完整地支持了几乎所有的FPGA厂商的产品，包括Altera，Xilinx，Lattice，Microsemi，等等。

功能验证（Functional Verification）

断言/功能覆盖率

Aldec提供了断言和功能覆盖率的直接生成的解决方案。并且，Aldec为此目标，其仿真器支持三种流行的语言：Property Specification Language（PSL），OpenVera Assertion（OVA），SystemVerilog Assertion（SVA）。

UVM事务调试

Riviera-PRO提供了可供VHDL，Verilog/SystemVerilog和SystemC工业标准语言使用的事务级模型（TLM）接口，支持UVM事务级调试的应用和功能。

UVM，OVM和VMM

Riviera-PRO提供了对UVM1.1的完整支持，以及允许VMM和OVM的相互操作。

OS-VMM

Open Source-VHDL Verification Methodology（OS-VMM）提供了先进的测试方法学，包括约束和覆盖率驱动随机化，以及功能覆盖率。Aldec一直承诺提供对VHDL设计团体的完善支持，帮助建立了OS-VMM论坛。Aldec的工具提供了先进的随机化和功能覆盖率能力，通过OS-VMM的一个简单转换开关实现——而此功能不需要额外的license。

代码覆盖率

Aldec的仿真器提供了以下类型的代码覆盖率功能：状态覆盖率，分支覆盖率，路径覆盖率,表达式覆盖率，翻转覆盖率。

静态语法检查

Aldec的ALINT-PRO是一个针对于FPGA和ASIC设计，在RTL级别的先进的设计规则检查（DRC）提出的解决方案，该方案可以检查出一些列的设计问题，包括弱代码风格，不合理的时钟和复位管理，不合理的同步时钟跨时钟域，仿真和综合不匹配，弱可测试性，以及其他贯穿设计流程的典型代码问题。

CDC验证

Aldec的ALINT-PRO提供了ALDEC_CDC规则插件，该插件专注于跨时钟域分析和多时钟设计的复杂设计中的亚稳态的处理。同时，ALINT-PRO也提供了设计约束支持，允许读入SDC文件到设计配置和规则检查相关的可恢复信息。这包括了：时钟定义及不同时间中的关系，时钟到输入输出端口的相关关系，等等。同时，ALINT-PRO也提供了静态和动态验证技术。

硬件模拟仿真解决方案（Hardware Emulation Solution）

混合模拟仿真Co-emulation

混合仿真代表了链接一个仿真设计到外围设备,该外设可以直接操作仿真设计。Aldec提供了专门的混合模拟仿真解决方案，包括了虚拟平台，HES仿真加速器，虚拟外设，在线模拟仿真，在靶固件验证，等等。

UVM仿真加速

通过HES-DVM，百万们数量级的SoC的仿真可以被加速上千百倍，对比起纯粹的HDL仿真。所有的验证环境可以通过以下两种信号抽取级别来覆盖得到：事务级别加速，信号级别加速。通过事务级测试平台，HES-DVM在仿真加速技术方面跟市场趋势发展保持同步，这其中包括了SCE-MI标准的加入。HES-DVM同时支持基于功能和宏模块版本的SCE-MI，且HES-DVM中的设计验证管理器（DVM）允许自动化地通过FPGA原型验证板卡（如HES7）中的对DUT进行编译。并且，Aldec提供的HES混合仿真插件库，遵循了PLI/HPI标准，所以仿真加速器可以同时使用Aldec或者其他第三方的HDL仿真器。尽管HDL设计在FPGA板卡中被加速，设计师依然可以使用HDL仿真器作为主要的调试工具，这是由于所有的设计输出信号和调试探针都反馈到仿真器的波形观察窗中。

加速可扩展性

HES-DVM适用于建立同时具有模块级别和系统级别的强力架构的投产前回归测试。通过数十或数百个模拟仿真主机链接在模拟仿真群集中，设计工程师可以立马获取模拟仿真器并进行模块级仿真加速。

验证IP

Aldec的验证IP（VIP）可提供包含以下三种类别：转换器（Transactors），显示器（Monitor）和速度适配器（SpeedAdapter）。它们提供了System Verilog或者C++的接口，因此可以在多种验证环境中被使用，包括UVM验证平台和基于SystemC的虚拟验证平台的仿真。